應試者1：
既然考過了，給後人做點貢獻吧。
考題一共七套，應聘不同的職位採用不同考題。其實這歐都不知道，早上記起有威盛的筆試，隱約記得好像是9點。到了一看，發現不到30人，當時心裏還說，怪不得選這麼小的教室，有道理，呵呵!後來才知道筆試時間是而且後面來了很多人，四個人的桌子坐了5，6個人還有很多兄弟站着答題，即使這樣，還有很多人沒地方，結果沒讓他們考試。這也罷了，考到一半居然有人進來轟人，真是faint。考場才知道，於是隨便選了一個logic。一共十道題，
1.寫你最近遇到的一個問題及解決方法，可以是工作上和生活上的任何事情英文做答。easy，當作英文小短文寫了。
2.有點忘了，好像是說除了ICs以外，還有一些什麼東西的主要作用(忘了)3.設計一個全加器
4.用CMOS技術畫出用verilog表示的z=s?A:B的結構圖。
5.也是跟verilog有關的，好像是給出時序，輸入，設計什麼東西之類的，也記不太清!
6.給一個黑匣子，有輸入X，時序CK，輸出Y，給定settime Y和xxxtime Z，問Y或者Z或者 Y+Z能否爲negative time,why?應該是這樣的7.給你一堆名詞，舉例他們的作用。有PCI、ECC(?)、DDR、interrupt、pipeline
8.好像是設計一個自動售貨機系統，賣soda水的，只能投進三種硬幣，要正確的找回錢數EDA中國門戶網站 [+J/c c8Z I n“d給出詳細的設計步驟和方法，畫出框圖，什麼輸入輸出什麼的自己定EDA中國門戶網站v a w |/h
9.10被轟出了教室，沒看
個人感覺：考試及其混亂，可以看書，也經常有人相互交流。這麼多人居然着這麼小一個教室，還考到一半被人轟了出來，真是讓我對威盛的印象大打折扣。
應試者2
1 一個四級的Mux,其中第二級信號爲關鍵信號如何改善timing2 一個狀態機的題目用verilog實現不過這個狀態機話的實在比較差很容易誤解的3 卡諾圖寫出邏輯表達使…
4 用邏輯們畫出D觸發器
5 給出某個一般時序電路的圖，有Tsetup,Tdelay,Tck->q,還有clock的`delay,寫出決定最大時鐘的因素同時給出表達式
6 c語言實現統計某個cell在某。v文件調用的次數(這個題目真bt)7 cache的主要部分什麼的
8 Asic的design flow…
應試者3
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首先感到他們的HR部門比較差，也許根本沒有HR部門，因爲昨天開始發筆試名單，用e-mail發的，但很多同學沒收到，但其實是有筆試資格的。他們發的是羣體郵件，大概那些沒收到的同學是因爲郵箱服務器把他們的郵件給退了。聽有人說他收到的郵件被郵箱當作垃圾郵件了。我投的其他公司都是單獨發的e-mail確認的。今天我筆試的是第6組。題目如下：
1。解釋setup和hold time violation，畫圖說明，並說明解決辦法。
2。說說靜態、動態時序模擬的優缺點。
3。用一種編程語言寫n!的算法。
4。畫出CMOS的圖，畫出tow-to-one mux gate。
5。說出你的最大弱點及改進方法。EDA中國門戶網站 } Y)y G$O6。說出你的理想。說出你想達到的目標。題目是英文出的，要用英文回答。
[就這些。大家投的組不一樣，題目也不一樣。
應試者4
1。用二選一搭出一個4選一的電路，問的沒有這麼直接， 給出了兩個真值表，讓你用具有第一個真值表特性的模塊來構造一個具有第二個真值表性質的電路2。給出一個方波信號A，一個在方波某個posedge後一點點後assert的信號讓你保證信號C(B&A)是glitch free的
3.給出一個總線事務的控制信號關係。GRANT,STRAT,END.畫出時序圖。
V3g9R FGuest並寫出verilog code控制STRAT信號轉換進制Bin和Hex5.解釋Interupt
6.一道GRE 邏輯題。5輛car顏色不同，driver不同，MilersperGollen不同。
你判斷car的driver,顏色，mpg
應試者5
考的都與CMOS有關，不少就是數電開頭關於CMOS的一些電路。
1.畫一個CMOS的二輸入與非門2.畫CMOS的反相器，Vo-Vi圖，指出其中NMOS和PMOS的工作區。
3.畫……沒懂
4.畫六個寄存器組成的RAM，說明哪些是存數據(?)，哪些是time control line5.描述阻抗的定義，比較在CMOS過程中，金屬，xx，diffusion的阻抗憑印象，各位大牛補充
應試者6
今年威盛筆試題目也許不是很難，但是最後我竟沒做完(logic部分)，感覺題目考察問題很全面，考察的是基礎和經驗。沒有經驗和基礎，想答好這套題不容易，也讓我懂得，想進名企不是那麼容易的! 我把我能記起來的題目跟大家分享，不全面的希望補充：
1. 仲裁器的兩種模式算法。設計一個有三個設備的仲裁機制，畫圖說明，可以用自然語言(有點基礎，根據經驗能寫就多寫 呵呵)
2. 序列檢測。輸出脈衝。(這個題目是最簡單的，被我考慮複雜了，竟用了35分鐘，555題目沒看仔細啊!而且卷面勾勾改改，鬱悶中)3.可控制信號檢測機制，一個組合邏輯，就是與非門、或非門的一個組合邏輯。根據圖示，寫出一組輸入信號，和預期輸出信號。(這個題目比較簡單。)4. 兩頭分別是一個觸發器，中間是個組合邏輯，根據延遲，確定系統最大頻率。並考慮當延遲分別是mindelay和maxdelay時我們要考慮的關鍵時序問題。(前者我考慮的是建立時間和保持時間是否滿足時序要求，後者我考慮組合邏輯延時問題，並說明可以用流水線解決。不一定對或者全面，大家討論)。
6.有關fifo的問題。給出波形，考查fifo的概念。以及fifo數據寬度分別爲64bits和128bits時的層數。(此題如果設計過fifo估計就比較簡單了，我憑感覺做的答案，就不寫了，。免得大家見笑啊 呵呵
做完以上的題目時，我就剩下十分鐘了，第七題和第十題都是英文的，估計我看懂也要用5分鐘，索性不做了，呵呵!哪位大俠做了，就想想，發個貼子。 回憶這次筆試經歷，我分配時間缺乏經驗，時間弄得很緊張。準備也不夠充分，看到以往的筆試題，感覺比較簡單，等我親自上考場。才發現不是那麼回事。進入威盛，對於我來說也許成爲泡影，但我相信自己仍然有機會!!!
我們那個教室安排了144個人筆試，結果只去了60人左右。不知道什麼原因。
應試者7
共五道題，大致如下：
1.圖示從RTL synthesis到tape out之間的設計flow,並列出其中各步使用的tool.
2.用perl或TCL/Tk實現一段字符串識別和比較的程序。 (唉，都不懂)3.畫出一種CMOS的D鎖存器的電路圖和版圖。
4.解釋setup time和hold time的定義和在時鐘信號延遲時的變化。
5.解釋latch-up現象和Antenna effect和其預防措施。
這次的題目除了第二道題比較bt外，其他都還好。