畢業論文題目：關於FPGA在無線通訊上的應用策略分析
1、目的及意義(含國內外的研究現狀分析)
近年來，無線通訊由於具有覆蓋地域廣、通訊距離遠、通訊容量大、傳輸質量好和具有多址聯接能力等優點，己成為現代資訊社會的一種重要通訊手段。數字調製技術作為這個領域中極為重要的一個方面，也得到了迅速發展。由於DPSK相對於ASK、FSK、CPSK等有許多優勢，目前在數字通訊中，人們廣泛採用2DPSK 調製解調技術。
FPGA(Field-Programmable Gate Array)，即現場可程式門陣列，它是在PAL、GAL、CPLD等可程式器件的基礎上進一步發展的產物。它是作為專用積體電路(ASIC)領域中的一種半定製電路而出現的，既解決了定製電路的不足，又克服了原有可程式器件閘電路數有限的缺點。
目前以硬體描述語言(Verilog 或 VHDL)所完成的電路設計，可以經過簡單的綜合與佈局，快速的燒錄至 FPGA 上進行測試，是現代 IC 設計驗證的技術主流。這些可編輯元件可以被用來實現一些基本的邏輯閘電路(比如AND、OR、XOR、NOT)或者更復雜一些的組合功能比如解碼器或數學方程式。在大多數的FPGA裡面，這些可編輯的元件裡也包含記憶元件例如觸發器(Flip-flop)或者其他更加完整的記憶塊。目前FPGA的生產廠家有Altera、Xilinx、Actel、Lattice等，其中Altera和Xilinx主要生產一般用途FPGA，其主要產品採用RAM工藝。Actel主要提供非易失性FPGA，產品主要基於反熔絲工藝和FLASH工藝。時至今日，FPGA市場的主要業者僅剩數家，包括Altera、Xilinx(賽靈思，過去稱為：智霖科技)、Actel、Atmel、Lattice、QuickLogic等，但是Altera、Xilinx在其中獨佔鰲頭。就是說，除此之外第三家FPGA業者，很難有竄頭的機會。話雖如此，但FPGA領域依然有新興業者出現，例如Achronix Semiconductor、MathStar等。且除了單純數字邏輯性質的可程式邏輯裝置外，混訊、模擬性質的可程式邏輯裝置也展露頭角，相信這些都能為可程式化晶片帶來更多的發展動能。
本設計中來編寫調製解調的是VHDL語言，VHDL的英文全寫是：VHSIC(Very High Speed Integrated Circuit)Hardware Description Language.翻譯成中文就是超高速積體電路硬體描述語言,誕生於1982年。VHDL語言很多特點：功能強大、設計靈活;強大的系統硬體描述能力;支援廣泛、易於修改;獨立於器件的設計、與工藝無關;很強的移植能力;易於共享和複用。1987年底，VHDL被IEEE和美國國防部確認為標準硬體描述語言 。
2、基本內容和技術方案
2.1 基本內容
在通訊系統中，2DPSK(二進位制相對移位鍵控)方式佔有非常重要的地位，而運用FPGA來實現2DPSK的調製和解調，也是一種非常常見的方法。
本次畢業設計，我的題目是“基於FPGA的.2DPSK數字調製解調系統設計”，所以，本次設計內容包含兩個方面：
(1)對2DPSK的原理及應用的研究：2DPSK方式即是利用前後相鄰碼元的相對載波相對值去表示數字資訊的一種方式。由於其相對於ASK、FSK、PSK方式有優勢，2DPSK被廣泛採用，併成為CCITT建議選用的一種數字調製方式。
(2)對FPGA平臺、VHDL語言及相關軟體的瞭解和運用：FPGA(Field-Programmable Gate Array)，即現場可程式門陣列，它是在PAL、GAL、CPLD等可程式器件的基礎上進一步發展的產物。它是作為專用積體電路(ASIC)領域中的一種半定製電路而出現的，既解決了定製電路的不足，又克服了原有可程式器件閘電路數有限的缺點。VHDL的英文全名是 Very-High-Speed Integrated Circuit HardwareDescription Language,翻譯成中文就是超高速積體電路硬體描述語言，誕生於1982年。ISE系列軟體是Xilinx公司推出的整合EDA開發工具，它支援Xilinx公司的所有CPLD/FPGA產品。
2.2 技術方案
(1)2DPSK訊號的產生：2DPSK是通過碼變換加2PSK調製產生的，這種方法是把原基帶訊號經過絕對碼—相對碼變換後，用相對碼進行2PSK調製，其輸出便是2DPSK訊號，其方框圖如下：
(2)2DPSK訊號的解調：2DPSK訊號的解調方法有兩種,分別是極性比較法和相位比較法。在極性比較法電路中，輸入2DPSK訊號，經極性比較法電路解調，還原的是相對碼，再經過相對碼—絕對碼變換器，由相對碼還原成絕對碼，得到原絕對碼基帶訊號;相位比較法的基本原理是將接收到的前後碼元所對應的調相波進行相位比較,它是以前一碼元的載波相位作為後一碼元的參考香味，所以稱為相位比較法或者差分檢測法。
3、進度安排
第 1～3 周： 完成任務書及開題報告任務書
第 4～5 周: 完成英譯漢
第 6～7 周: 對題目進行認真構思，並查詢相關資料
第 7～8 周: 編寫VHDL程式
第 9 周: 對程式進行檢查修改，並對整個設計工作做期中檢查
第 10 周： 完成對模擬結果的分析與比較。
第11～12周： 完成並修改畢業論文。
第13～14周： 準備論文答辯。
4、參考文獻(略)